Laporan Percobaan 1
1. Jurnal [Kembali]
2.1 Alat dan Bahan
[Kembali]
Gambar 1. Jumper
b.Panel DL 2203D
c.Panel DL 2203C
d.Panel DL 2203S
Gambar 2. Modul De Lorenzo
2.2 Bahan Proteus
[Kembali]
a. J-K Flip-Flop (74LS112)
Gambar 3. IC 74LS112
b. Power DC
Gambar 4. Power DC
c. Switch (SW-SPDT)
Gambar 5. Switch
d. Logicprobe
Gambar 6. Logic Probe
3. Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja
[Kembali]
Counter Asyncronous disebut juga Ripple Through Counter atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.
Pada rangkaian, terdapat 4 JK flip flop. Susunan dari 4 JK flip flop ini akan menghasilkan output 4 bit dengan letak MSBnya berada pada logicprobe paling kiri (berasal dari output flip flop yang paling kanan atau terakhir) , sedangkan LSBnya berada pada logicprobe paling kanan (berasal dari output flip flop paling kiri /pertama). Dapat dilihat bahwa untuk masing-masing input R dan S nya tidak aktif karena tegangan high yang berasal dari Vcc, sedangkan R dan S akan aktif jika keduanya diberi tegangan low. Sehingga hasil output dari semua logicprobe bergantung pada input CLK yang diberikan pada JK flip flop. Hanya JK flip flop pertama yang diberi input CLK nya langsung diterima dari DCLOCK. Sedangkan JK flip flop lainnya, inputnya bergantung pada output JK flip flop sebelumnya. Hasil output dari 4 JK flip flop dapat dilihat dari angka (berupa biner) yang ditampilkan oleh logic probe dimana ouputnya akan mulai dari 0001,0010,0011,........1111. Karna mulainya dari LSB rangkaian diatas dapat juga disebut rangkaian Asynkronous jenis step up dimana outpunya dimulai dari urutan yang rendah ke urutan yang tinggi atau dalam decimal dimulai dari 0-15.
Pada rangkaian percobaan kita menggunakan CLOCK dengan sifat aktif low (aktif saat kondisi fall time) dimana output dari rangkaian akan berlogika satu saat sinyal CLOCK berpindah dari 1 ke 0.
Pada JK flip flop saat pin S dialirkan ke ground maka pin SET akan aktif sehingga rangkaian akan berada dalam kondisi set dimana output yang dihasilkan pada semua logicprobe akan berlogika 1. Sedangkan saat pin R dialirkan ke ground maka pin RESET akan aktif sehingga proses perhitungan yang sudah berjalan akan kembali ke posisi 0 (dimana ouput dari semua logicprobe akan kembali berlogika 0 untuk memulai proses perhitungan dari awal.
Pada rangkaian, terdapat 4 JK flip flop. Susunan dari 4 JK flip flop ini akan menghasilkan output 4 bit dengan letak MSBnya berada pada logicprobe paling kiri (berasal dari output flip flop yang paling kanan atau terakhir) , sedangkan LSBnya berada pada logicprobe paling kanan (berasal dari output flip flop paling kiri /pertama). Dapat dilihat bahwa untuk masing-masing input R dan S nya tidak aktif karena tegangan high yang berasal dari Vcc, sedangkan R dan S akan aktif jika keduanya diberi tegangan low. Sehingga hasil output dari semua logicprobe bergantung pada input CLK yang diberikan pada JK flip flop. Hanya JK flip flop pertama yang diberi input CLK nya langsung diterima dari DCLOCK. Sedangkan JK flip flop lainnya, inputnya bergantung pada output JK flip flop sebelumnya. Hasil output dari 4 JK flip flop dapat dilihat dari angka (berupa biner) yang ditampilkan oleh logic probe dimana ouputnya akan mulai dari 0001,0010,0011,........1111. Karna mulainya dari LSB rangkaian diatas dapat juga disebut rangkaian Asynkronous jenis step up dimana outpunya dimulai dari urutan yang rendah ke urutan yang tinggi atau dalam decimal dimulai dari 0-15.
Pada rangkaian percobaan kita menggunakan CLOCK dengan sifat aktif low (aktif saat kondisi fall time) dimana output dari rangkaian akan berlogika satu saat sinyal CLOCK berpindah dari 1 ke 0.
Pada JK flip flop saat pin S dialirkan ke ground maka pin SET akan aktif sehingga rangkaian akan berada dalam kondisi set dimana output yang dihasilkan pada semua logicprobe akan berlogika 1. Sedangkan saat pin R dialirkan ke ground maka pin RESET akan aktif sehingga proses perhitungan yang sudah berjalan akan kembali ke posisi 0 (dimana ouput dari semua logicprobe akan kembali berlogika 0 untuk memulai proses perhitungan dari awal.
5. Video Pratikum [Kembali]
6. Analisa
[Kembali]
1. Analisa output percobaan berdasarkan IC yang digunakan
Jawab:
Berdasarkan percobaan yang telah dilakukan, dimana pada rangkaian menggunakan IC 74LS112 sebanyak 4 buah. dimana dari 4 buah ic yang digunakan ini akan menghasilkan bilangan biner sebanyak 4 bit. Dari data percobaan yang didapatkan, rangkaian ini akan menghasilkan bilangan biner mulai dari 0001,0010,0011,.....1111 secara berurutan dari bawah atau dari desimalnya (0-15). Dari output yang dihasilkan ini maka rangkaian ini termasuk rangkaian Asynchronous binary Counter jenis counter up yang mana rangkaian jenis ini akan mengcounter atau melakukan perhitungan mulai dari bawah secaraa berurutan.
2. Analisa sinyal output yang dikeluarkan JK flip flop kedua dan ketiga
Jawab:
Seperti yang sudah dijelaskan sebelumnya rangkaian ini merupakan rangkaian Counter Asyncronous dimana hanya flipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya diambil dari masing-masing flip-flop sebelumnya.
Berdasarkan pengertian diatas maka dapat dilihat pada rangkaian bahwa input pada JK flip flop kedua bergantung terhadap output pada JK flip flop pertama dan input JK flip flop ketiga bergantung terhadap output dari JK flip flop kedua. Seperti yang sudah dibahas sebelumnya rangkaian percobaan ini menggunakan CLOCK dengan sifat aktif low (aktif saat kondisi fall time) dimana output dari rangkaian akan berlogika satu saat sinyal CLOCK berpindah dari 1 ke 0.
Dari data yang didapatkan pada JK flip flop yang kedua, flip flop akan aktif atau berlogika 1 setiap 2 clock dan berlogika 1 ini juga bertahan selama 2 clock, kemudian akan berlogika 0 juga setiap 2 clock. Pada JK flip flop yang ketiga, flip flop akan aktif atau berlogika 1 setiap 4 clock dan kondisi aktif ini juga bertahan selama 4 clock dan flip flop ketiga ini juga berlogika 0 setiap 4 clock.
7. Link Download
[Kembali]
Download HTML DISINI
Download File Rangkaian DISINI
Download Video Percobaan DISINI
Download Datasheet IC 74LS112 DISINI
Download Datasheet Switch DISINI
Download Datasheet LogicProbe DISINI
Tidak ada komentar:
Posting Komentar