LA 1 - MODUL 2

[KEMBALI KE MENU SEBELUMNYA]

Laporan Percobaan 1

DAFTAR ISI

1. Jurnal

2.1 Alat dan Bahhan

2.2 Bahan Proteus

3. Rangkaian Simulasi

4. Prinsip kerja

5. Video Percobaan

6. Analisis

7. Link Download

1. Jurnal [Kembali]

2.1 Alat dan Bahan [Kembali]

a. Jumper

Gambar 1. Jumper

b.Panel DL 2203D
c.Panel DL 2203C
d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

2.2 Bahan Proteus [Kembali]

a. D Flip-FLop (7474)

Gambar 3. IC 7474

b. J-K Flip-Flop (74LS112)

Gambar 4. IC 74LS112

c. Power DC

Gambar 5 . Power DC

d. Switch (SW-SPDT)

Gambar 6. Switch

e. Logicprobe atau LED

Gambar 7. Logic Probe

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja [Kembali]

• J-K Flip-Flop

Pada J-K Flip-Flop tidak terdapat kondisi terlarang yang berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya. Seperti yang terlihat pada tabel kebenaran J-K flip flop ketika inputan J-K berlogika 0 maka output q dan q' bernilai tetap (tidak terjadi perubahan). Ketika inputan J-K berlogika 0 dan 1 maka output q dan q' bernilai 0 dan 1. Ketika inputan J-K berlogika 1 dan 0 maka output q dan q' bernilai 1 dan 0. Ketika inputan J-K keduanya bernilai 1 maka outputnya berada dalam kondisi toggle (hal ini terjadi ketika inputan pada RS berlogika high sehingga RS dalam keadaan off karna di NOT kan sehingga clock aktif dan dapat bekerja sebagai trigger atau pemicu yang bisa menyebabkan kondisi toggle.

Ketika inputan RS berlogika low (0) (maka ketika di NOT kan akan menjadi logika high) menyebabkan input J-K-Clk tidak aktif sehingga output q dan q' akan bergantung pada nilai RS (berlogika 1)

• D Flip Flop

D flip-flop merupakan salah satu jenis flip flop yang dibangun dengan menggunakan flip flop R-S. Perbedaan dengan R-S flip flop terletak pada inputan R, dan D flip flop inputan R terlebih dahulu diberi gerbang NOT.

Berdasarkan tabel kebenaran D flip flop jika inputan pada CK=0 dan D=0 maka nilai Q dan Q' akan bernilai 0 dan 1. Ketika inputan pada CK=1 dan D=0 maka Q dan Q' akan bernilai 0 dan 1. Ketika inputan pada CK=1 dan D=1 maka Q dan Q' akan bernilai 1 dan 0.

Pada D flip flop ketika inputan pada RS berlogika low (kemudian setelah di NOT kan menjadi logika high) maka output pada Q dan Q' akan bergantung pada nilai RS yang telah di NOT kan yaitu berlogika 1

5. Video Pratikum [Kembali]

6. Analisa [Kembali]

1. Bagaimana jika B0 dan B1 sama diberi logika 0, apa yang terjadi pada rangkaian?

Jawab:

dari percobaan yang telah dilakukan, jika B0 dan B1 diberi logika 0, maka output pada JK flip flop berlogika 1 pada Q dan Q'. dan pada D flip flop juga berlogika 1 pada  Q dan Q'. Pada JK flip flop (inputan kaki R dan S) aktif saat kondisi high, kondisi ini didapat saat inputan pada R dan S low kemudian di NOT kan sehingga RS aktif, saat R dan S aktif maka JK dan CLK tidak aktif atau tidak bisa digunakan sehingga nilai output pada JK flip flop tergantung pada nilai R dan S ( yang aktif saat input 0 kemudian di NOT kan menjadi 1) maka nilai Q dan Q' menjadi 1. Hal ini juga berlaku pada D flip flop dimana nilai Q dan Q' juga menjadi 1, karena RS aktif (berada dalam logika high setelah di NOT kan) ketika B0 dan B1 dari saklar berlogika 0. Dan untuk pada RS flip flop keadaan ini disebut dengan keadaan pelarangan.

2. Bagaimana jika B3 diputuskan  / tidak dihubungkan pada rangkaian, apa yang terjadi?

Jawab:

Dari percobaan yang telah dilakukan jika B3 diputuskan maka tidak terjadi perubahan atau kondisinya sama dengan soal analisa 1, karena nilai CLK, JK aktif saat R dan S dalam kondisi low atau salah satunya (Nilai R dan S dalam kondisi low)

3. Jelaskan apa yang dimaksud kondisi toggle, not change, dan kondisi terlarang pada flip-flop

Jawab:

• Kondisi toggle = kondisi output pada flip flop dimana nilainya berubah-berubah (memiliki 2 nilai) yaitu 1 dan 0 / 0 dan 1. Dan kondisi toggle ini bisa terjadi saat nilai pada R dan S dalam kondisi mati (low) dan pada saat kondisi JK berada dalam logika high. Jika terpenuhi maka bisa dicoba pada proteus / alat dimana bisa tinggal memindahkan (memainkan) CLK yang terhubung pada B3 sesuai percobaan
• Kondisi not change = kondisi dimana output pada flip flop  tidak berubah (dimana berdasarkan tabel kebenaran yang ada pada (RS, JK, D, T flip flop) kondisi ini hanya berlaku pada RS dan JK flip flop. Pada RS flip flop kondisi ini terjadi saat (inputan RS bernilai 0) dan pada Jk flip flop kondisi ini terjadi saat JK bernilai 0
• Kondisi terlarang = kondisi dimana dilarang menggunakannya secara terus-menerus karna dapat merusak alat yang digunakan kondisi ini bisa terjadi pada RS flip flop (pada proteus kita bisa men testnya dimana saat inputan R dan S nya 1 maka outputnya juga bernilai 1) ini sudah merupakan kondisi pelarangan.

7. Link Download [Kembali]

Download HTML DISINI

Download File Rangkaian DISINI

Download Video Percobaan DISINI

Download Datasheet IC 7474 DISINI

Download Datasheet IC 74LS112 DISINI

Download Datasheet Switch DISINI

Download Datasheet LogicProbe DISINI